vhdl与c语言的区别-vhdl语言和c语言的区别

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两个语言没有什么联系。前者是面向硬件的，有点类似单片机。一个是面向软件的，是计算机编程。语法结构没什么大的相似。都是编程语言。如果你要制造一个定时***的定时系统，VHDL适合。

后期的FPGA也一样，只是它是基于查找表的。再说C语言：我们可以认为它是用于控制特定电路的工作。我们都知道可以C编程的控制器都有程序存储器，它里面就存放了C编译后的二进制代码。

（图片来源网络，侵删）

VHDL是用在FPGA上的，你写完VHDL之后，经过布局布线一系列的过程，最终下到FPGA上，这时候FPGA会构造相应的数字电路（就是用门来实现的），达到你程序的功能。

只是它是基于查找表的。再说C语言：我们可以认为它是用于控制特定电路的工作。我们都知道可以C编程的控制器都有程序存储器，它里面就存放了C编译后的二进制代码。而VHDL里下载后根本就不需要这个存放程序的地方。

（图片来源网络，侵删）

首先说VHDL：它是描述电路的计算机工具，早期的CPLD等器件是基于与-或阵列的，更容易说明这点，VHDL是描述电路行为的，当下载到器件后，它就是具体的电路，这个电路全由与-或阵列组成。

VHDL是硬件描述语言，用来做硬件设计的；C语言是软件编程语言，用来编写软件程序的。一个是用来设计硬件系统的，一个是用来设计软件系统的，用途完全不同，不可同日而语。

（图片来源网络，侵删）

VHDL 就是 VHSIC Hardware Description Language 的缩写，而 VHSIC 就是 Very High Speed Integrated Circuit 的缩写，其意义就是非常高速积体电路。所以 VHDL 就是非常高速积体电路的硬体描述语言。

VHDL语言利用寄存器特有的应用功能，如管理过程控制、跟踪运行状态等，通过数据传输的效果达到远程控制的设计效果。控制元件、远程操作等功能设计是基于定时器的设计思路。语言融入到功能模块中。

在行为级抽象建模的覆盖范围方面软语言比VHDL略差一些。FPGA的硬件描述语言VHDL，超高速集成电路硬件描述语言，符合美国电气和电子工程师协会标准，利用一种和数字电路基本知识结合较密切的语言来描述数字电路和设计数字电路系统。

VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。

（1）VHDL语言功能强大，设计方式多样 VHDL 语言具有强大的语言结构，只需***用简单明确的VHDL语言程序就可以描述十分复杂的硬件电路。同时，它还具有多层次的电路设计描述功能。

VHDL语言的基本结构 VHDL语言通常包括库说明、实体说明、结构体说明3个部分。

本人刚刚学过VHDL语言，也会C语言。两个语言没有什么联系。前者是面向硬件的，有点类似单片机。一个是面向软件的，是计算机编程。语法结构没什么大的相似。都是编程语言。如果你要制造一个定时***的定时系统，VHDL适合。

很明显这就和C语言有很多区别了。你感觉比较奇怪的，应该就是VHDL的并行执行了。其实也很简单，你想想实际的数字电路，不就是并行的吗。个人推荐有条件的话，多写写程序上板子调一调，很能加深理解的。

汇编属底层需要。编写时间长工作量大，底层开发驱动开发。C可以适用于大部分开发。vhdl集成电路硬件描述语言，主要是应用在数字电路的设计中。他们的应用环境不同。

VHDL当然好学，语法内容比C语言要少，不过它本质是硬件描述语言，你可以通过实践的方式慢慢去理解，什么是并行的概念。

编程各个语言之间的区别：下面列举java语言、dupython语言、C语言、PHP语言。

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